ID do artigo: 000082086 Tipo de conteúdo: Solução de problemas Última revisão: 11/09/2012

Qual é a frequência máxima de saída do clock externo para um PLL Stratix aprimorado (grau de velocidade de 5 velocidades) que conduz um pino de clock de saída dedicado usando o padrão de E/S LVDS?

Ambiente

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição No manual Stratix versão 3.1, de setembro de 2004, a taxa de clock de saída máxima de Stratix para PLL[5, 6, 11, 12] Pinos na tabela pacotes Flip-Chip lista a taxa máxima de clock de saída como 500 MHz, para todas as Stratix de velocidade. A tabela de especificações PLL aprimoradas para séries de velocidade -5 mostra o parâmetro fout_ext (frequência máxima de saída para clocks externos) de 526 MHz.

    O motivo da diferença é que as PLLs aprimoradas têm uma taxa máxima de clock de saída de 526 MHz ao conduzir seus pinos de saída de clock dedicados. Esta taxa máxima de clock de saída é limitada ainda mais dependendo do padrão de E/S usado no pino PLL_OUT e também no pacote do dispositivo. Por exemplo, em pacotes flip-chip, a taxa máxima de clock de saída LVDS é de 500 MHz para um dispositivo de nível de velocidade -5. Em pacotes de ligação de fio, a taxa máxima de clock de saída LVDS é de 311 MHz para um dispositivo de -5 velocidades.

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