ID do artigo: 000082097 Tipo de conteúdo: Solução de problemas Última revisão: 11/06/2018

Por que o guia de usuário Intel® Arria® 10 10GBASE-R de exemplo de design e arquivo de banco de teste de simulação mostra um endereço de compensação FIFO Tx/Rx SC incorreto?

Ambiente

    Intel® Quartus® Prime Pro Edition
    MAC Ethernet de baixa latência de 10G Intel® FPGA IP
    Ethernet multitaxa PHY 1G 2.5G 5G 10G Intel® FPGA IP
    10GBASE-R PHY Intel® FPGA IP
    1G 10GbE e 10GBASE-KR PHY Intel® Arria® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema com o exemplo de projeto Intel® Arria® 10GBASE-R, o endereço de deslocamento do mapa de registro para O FIFO RX SC é de 9400h e O FIFO do TX SC é de 9600h.

No entanto, no "Guia de usuário de exemplo de exemplo de design ip de ethernet de baixa latência Intel Arria 10 FPGA" (ug-20016), o endereço de deslocamento para FIFO RX SC é D400h e TX SC FIFO é D600h.

 

 

Resolução

O endereço de deslocamento do mapa do mapa de registro do exemplo de 10GBASE-R para FIFO TX SC e FIFO RX SC será alterado para corresponder ao endereço de deslocamento do mapa de registro no guia do usuário do exemplo de projeto ug-20016.

Este problema será corrigido em uma versão futura do software Intel® Quartus® Prime.

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Isenção de responsabilidade

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