ID do artigo: 000082189 Tipo de conteúdo: Solução de problemas Última revisão: 16/04/2015

Por que eu recebo falhas de sincronização no Intel® Arria® 10 Hard IP para o sinal PCI Express pld_clk_inuse_hip_sync sinal?

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema na versão do software Quartus® II 14.1, algumas restrições para o Intel® Arria® 10 Hard IP para PCI Express estão ausentes.

Os caminhos para o sinal pld_clk_inuse_hip_sync podem ser definidos como caminhos falsos.

Resolução

Para resolver este problema, adicione as seguintes restrições ao seu arquivo de restrição de nível superior (.sdc) após quaisquer derive_pll_clocks diretivas:

Restrições de Nº hip testin SDC
set_false_path -de [get_pins -compatibility_mode *hip_ctrl*]
set_false_path -de [get_pins -compatibility_mode *altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|altpcie_rs_a10_hip:g_soft_reset.altpcie_rs_a10_hip|hiprst*]
set_false_path -para [get_registers *altpcie_a10_hip_pipen1b|pld_clk_inuse_hip_sync]
set_false_path -de [get_pins -compatibility_mode *|*reset_status_sync_pldclk_r*]
set_false_path -de [get_registers *altpcie_256_sriov_dma_avmm_hwtcl:aplicativos|altpcierd_hip_rs:rs_hip|app_rstn]

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