ID do artigo: 000082190 Tipo de conteúdo: Solução de problemas Última revisão: 21/08/2012

Por que o PCI Express para DDR2 para o design de referência Arria® II GX fornecido pela Intel não está compilando com êxito?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

O erro a seguir pode aparecer durante o estágio de ajuste ao compilar o PCIe para DDR2 para Arria® Design de referência II GX:

Erro (176623): a fonte que conduz as seguintes portas deve ser a mesma

Erro (176624): fonte top_example_chaining_pipen1b_ddr:core|ddr2_sodimm_x64:ddr2_sodimm_x64_inst|ddr2_sodimm_x64_controller_phy:ddr2_sodimm_x64_controller_phy_inst|ddr2_sodimm_x64_phy:ddr2_sodimm_x64_phy_inst|ddr2_sodimm_x64_phy_alt_mem_phy:ddr2_sodimm_x64_phy_alt_mem_phy_inst|ddr2_sodimm_x64_phy_alt_mem_phy_seq_wrapper: seq_wrapper|ddr2_sodimm_x64_phy_alt_mem_phy_seq:seq_inst|seq_mem_clk_disable unidades de porta SRESET no atom top_example_chaining_pipen1b_ddr:core|ddr2_sodimm_x64:ddr2_sodimm_x64_inst|ddr2_sodimm_x64_controller_phy:ddr2_sodimm_x64_controller_phy_inst|ddr2_sodimm_x64_phy:ddr2_sodimm_x64_phy_inst|ddr2_sodimm_x64_phy_alt_mem_phy: ddr2_sodimm_x64_phy_alt_mem_phy_inst|ddr2_sodimm_x64_phy_alt_mem_phy_clk_reset:clk| DDR_CLK_OUT[0].mem_clk_ddio

Erro (176624): O GND de origem conduz a porta SRESET no atom top_example_chaining_pipen1b_ddr:core|ddr2_sodimm_x64:ddr2_sodimm_x64_inst|ddr2_sodimm_x64_controller_phy:ddr2_sodimm_x64_controller_phy_inst|ddr2_sodimm_x64_phy:ddr2_sodimm_x64_phy_inst|ddr2_sodimm_x64_phy_alt_mem_phy:ddr2_sodimm_x64_phy_alt_mem_phy_inst|ddr2_sodimm_x64_phy_alt_mem_phy_clk_reset: clk|ddio_mimic

Este problema existe na Intel® Quartus® software e IP versão 10.1 e superior.

Resolução

Para resolver o erro, você precisa modificar o arquivo ddr2_sodium_x64_phy_alt_mem_phy.v

Encontre o sinal "sreset" no módulo arriaii_ddio_in instação:

Mudar:

arriaii_ddio_in ddio_mimic(
    .datain     (fb_clk),
    .clk        (measure_clk_2x),
    .clkn       (),
    sinopses translate_off
    .devclrn(),
    .devpor(),
   sinopses translate_on
    .ena        (1\'b1),
    .areset     (1\'b0),
    .sreset     (1\'b0),
    .regoutlo   (),
    .regouthi   (mimic_data_2x),
    .dfflo      ()
);

Para

arriaii_ddio_in ddio_mimic(
    .datain     (fb_clk),
    .clk        (measure_clk_2x),
    .clkn       (),
    sinopses translate_off
    .devclrn(),
    .devpor(),
   sinopses translate_on
    .ena        (1\'b1),
    .areset     (1\'b0),
    .sreset     (seq_clk_disable || ctrl_clk_disable[1]),
    .regoutlo   (),
    .regouthi   (mimic_data_2x),
    .dfflo      ()
);

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FPGA Arria® II GX

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