Problema crítico
Se o seu projeto contiver vários IPs JESD204B com configurações diferentes, você poderá ver o seguinte aviso no software Intel® Quartus® Prime Pro versão 15.1 ou mais recente durante a fase de análise e síntese.
Ao segmentar Intel Stratix® 10 dispositivos:
Aviso (16817): Aviso de HDL verilog em altera_xcvr_rcfg_10_reconfig_parameters.sv: sobreposição da definição anterior do módulo altera_xcvr_rcfg_10_reconfig_parameters
Ao segmentar Intel Arria® dispositivos 10 ou Intel Cyclone® 10 GX:
Aviso (16817): Aviso de HDL verilog em altera_xcvr_native_a10_reconfig_parameters.sv: sobreposição da definição anterior de pacote altera_xcvr_native_a10_reconfig_parameters pacote
Se o seu design não contar com os arquivos de pacote *_reconfig_parameters.sv para realizar reconfiguração do transceptor, é seguro ignorar o aviso.
Se o seu projeto incluir os pacotes de reconfiguração, certifique-se da exclusividade de cada um dos pacotes renomeando os pacotes.
Por exemplo, um design que contém duas interfaces RX simples com taxas de dados diferentes, atribui um nome exclusivo alterando o módulo do pacote de:
pacote altera_xcvr_native_a10_reconfig_parameters;
Para:
pacote altera_xcvr_native_a10_reconfig_parameters_inst1;
Na primeira instância do RX, e mudando para outro nome exclusivo:
pacote altera_xcvr_native_a10_reconfig_parameters_inst2;
Na segunda instância do RX.
Em seguida, importe esses pacotes para o seu design de acordo com seus requisitos de projeto.