ID do artigo: 000082227 Tipo de conteúdo: Solução de problemas Última revisão: 27/09/2018

Por que o controlador de reinicialização não está se comportando corretamente ao realizar uma reinicialização por meio da interface Avalon®-MM no Hard IP E-Tile para Ethernet Intel® Stratix® 10 FPGA IP?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Devido a um problema com a geração de código para o Hard IP de E-Tile para Ethernet Intel® Stratix® 10 FPGA IP versão 18.0, uma conexão incorreta é feita no arquivo alt_ehipc3_sl_soft.sv para o controlador de reinicialização.

    Resolução

    Para resolver este problema, execute as seguintes alterações na pasta >/alt_ehipc3_180/synth/alt_ehipc3_sl_soft.sv:

    De:

                .soft_tx_rst_in (i_sl_soft_csr_rst),

    .soft_rx_rst_in (i_sl_soft_tx_rst),

    .soft_csr_rst_in (i_sl_soft_rx_rst),

    Para:

                .soft_tx_rst_in (i_sl_soft_tx_rst),

    .soft_rx_rst_in (i_sl_soft_rx_rst),

    .soft_csr_rst_in (i_sl_soft_csr_rst),

     

    Este problema foi corrigido a partir do v18.0.1 do Hard IP de E-Tile para Ethernet Intel® Stratix® 10 FPGA IP.

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    Este artigo aplica-se a 1 produtos

    FPGA Intel® Stratix® 10 TX

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    1

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