Descrição
Os resultados da simulação de RTL podem mostrar mudanças de fase incorretas para arquivos gerados por megafunção ALTPLL, dependendo das configurações do PLL. Isso afeta megafunções ALTPLL geradas para VHDL e Verilog em dispositivos Cyclone® III e Cyclone IV.
Este problema também afetará as simulações de RTL ao usar a megafunção ALTLVDS, pois também usa clocks da megafunção ALTPLL.
Resolução
Para obter o resultado correto da mudança de fase a partir da simuação, você pode usar o modelo de simulação pós-ajuste (arquivo.vho).