ID do artigo: 000082358 Tipo de conteúdo: Solução de problemas Última revisão: 11/09/2012

Existem problemas conhecidos com a tabela de conexões de rede de clock global no capítulo PLL do manual do dispositivo Cyclone II?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

A Tabela 79 do capítulo PLL do manual do dispositivo Cyclone II tem a numeração incorreta do LVDSCLK.

O mapeamento correto entre os pinos CLK(x) e LVDSCLK(x)p/n é conforme mostrado abaixo:


CLK0, LVDSCLK0p
CLK1, LVDSCLK0n
CLK2, LVDSCLK1p
CLK3, LVDSCLK1n
CLK4, LVDSCLK2p
CLK5, LVDSCLK2n
CLK6, LVDSCLK3p
CLK7, LVDSCLK3n
CLK8, LVDSCLK4n
CLK9, LVDSCLK4p
CLK10, LVDSCLK5n
CLK11, LVDSCLK5p
CLK12, LVDSCLK6n
CLK13, LVDSCLK6p
CLK14, LVDSCLK7n
CLK15, LVDSCLK7p

Isso será corrigido em uma versão futura do manual do dispositivo Cyclone II.

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FPGA Cyclone® II

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