Problema crítico
Este problema afeta as interfaces DDR2 e DDR3 usando o hard controlador de memória Arria dispositivos V ou Cyclone V.
Ao usar Qsys para gerar um Arria V ou Cyclone V externo controlador de memória, você pode encontrar a seguinte mensagem de erro durante a fase de ajuste quartus II:
Error (15332): Port SHIFTEN of cyclonev_pll_reconfig ":|_pll0:pll0|pll1~PLL_RECONFIG"
has 10 connections, but the maximum bus width of port SHIFTEN is
9..
A mensagem de erro ocorre quando o canal pll_sharing
de uma interface de memória externa é exposta a um conduíte de alto nível
em Qsys.
A Qsys atualmente emite um aviso incorreto, aconselhando você a
exportar o pll_sharing conduíte para uma porta de alto nível.
Quando você exporta o conduíte, ele impede que esses sinais
aparados corretamente pelo fitter porque eles são designados para o nível superior
Pinos. O erro de ajuste ocorre em seguida.
A solução alternativa para este problema é ignorar o aviso de Qsys e não exportar o conduíte para uma porta de alto nível. O erro do ajuste então não deve ocorrer.
Para obter informações adicionais, consulte o seguinte Conhecimento Solução básica:
Por que eu vejo um aviso Qsys para o conduíte pll_sharing mesmo quando a opção do modo de compartilhamento PLL estiver definida como \'Sem compartilhamento\' no UniPHY Configurações de megacore?
Este problema será corrigido em uma versão futura.