Stratix® sinal scandone II pode ser preso alto durante a reconfiguração do PLL.
Existem três casos em que a reconfiguração do PLL pode fazer com que o sinal scandone se torne preso alto, conforme descrito na folha de errata da família Stratix II FPGA (PDF).
Você pode não ser capaz de concluir a sequência de calibração inicial ao usar o Controlador de alto desempenho Altmemphy ou DDR/DDR2.
A Altmemphy usa a etapa de mudança de fase PLL e está sujeita a problemas de alta emissão de scandone. O PHY reconfigura a mudança de fase dos contadores M ou C[5..0] usando o recurso de revisão de mudança de fase, conforme definido no caso 3 na errata Stratix II. A etapa pisando na Altmemphy e no controlador DDR/DDR2 de alto desempenho contou com scandone no software Quartus® II e ip versão 7.2 e anterior. Se o scandone ficar preso alto, o PHY será travado durante a sequência de calibração inicial.
Isso afeta dispositivos Stratix II, Stratix II GX, HardCopy® II e Arria™ GX.
Isso não afeta dispositivos Cyclone® II, Cyclone III, Stratix III ou Stratix IV.
A solução alternativa para este problema foi implementada no IP do software Quartus II versão 7.2SP1. É recomendável que você regenere o IP usando 7.2SP1 ou a versão mais recente do software Quartus II.