Problema 155552: Versão 1.6
Nas Diretrizes de conexão de pinos, ela afirma: "Se você estiver usando uma categoria de velocidade de núcleo -1 ou -2, você deve conectar o vcC do núcleo a 0,9V", mas isso só está parcialmente correto e será atualizado para o estado: "Se você estiver usando uma classe de velocidade de núcleo -1 ou -2, você deve conectar o VCC do núcleo a 0,9V, se você estiver usando uma classe de velocidade de núcleo -2L, você deve conectar o VCC do núcleo a 0,85V".
Problema 80577: Versão 1.4
Diretrizes de conexão de pino versões 1.4 e anteriores omitidas de que os resistores de calibração de precisão RREF são necessários se qualquer PLL for utilizado. Isso é independente de usar qualquer canal de transceptor ou E/S REFCLK dedicado.
Problema 63751: Versão 1.3
DCLK não está listado como um pino de dois propósitos. O DCLK pode ser configurado como um pino de E/S do usuário após a configuração quando o modo de configuração estiver no modo Ativo.
Problema 34856: versão 1.2
Há um erro com VCCIO, VCCPGM e VCCPD.
As páginas 12, 14, 16 e 18 estados: "O VCCPD deve ser maior ou igual ao VCCPGM", o que está incorreto.
As diretrizes Intel® Stratix® de conexão de pinos V serão corrigidas para o estado: "O VCCPD deve ser maior ou igual ao VCCIO".
Problemas resolvidos:
Problema 376579: Versão 1.1
As diretrizes clk[1:27]p/n, tipo de pino, descrição do pino e diretrizes de conexão estão incorretas. Esses pinos de clock têm funcionalidade de dois propósitos e podem ser usados como pinos de saída. Aqui estão as correções que aparecerão em uma versão futura deste documento:
Nome do pino: CLK[0:27]p/n
Tipo de pino: E/S, entrada de clock
Descrição do pino: pinos dedicados de entrada de clock de alta velocidade também podem ser usados para entradas/saídas de dados. Os OCT Rd de entrada diferencial, entrada única OCT Rt e os OCT Rs de saída única são suportados nesses pinos.
Diretrizes de conexão: os pinos nãousados podem ser vinculados ao GND ou deixados desconectados. Se não estiver conectado, use as opções programáveis do software Quartus II para alterá-lo internamente. Eles podem ser reservados como entradas tristate com resistor de pull-up fraco habilitado ou como saídas que conduzem o GND.
Problema 369370, versão 1.1
As diretrizes Stratix® de conexão de pinos V fornecem as informações incorretas para o PORSEL. No Stratix V, não há pino PORSEL e a seleção do POR é levada em conta nas configurações do pino MSEL. Para obter mais informações sobre a configuração de atraso por por consulte a Tabela 9-4 do capítulo 9. Configuração, segurança de projeto e atualizações do sistema remoto em Stratix dispositivos V (PDF).
Problema 367942, versão 1.1
As diretrizes de conexão de pinos Stratix® V fornecem as informações incorretas para VCC, VCCHIP_[L, R] e VCCHSSI_[L, R] em relação aos requisitos de compartilhamento de fonte de alimentação e conexão para os pinos RZQ_[#] ao usar a terminação calibrada no chip [OCT].
Ao usar VCCHIP_[L, R] e VCCHSSI_[L, R], eles devem compartilhar o mesmo regulador que o VCC. A versão 1.1 do PCG diz incorretamente que eles "podem" compartilhar a mesma fonte nos seguintes locais:
- Diretrizes de conexão para VCC (página 9)
- Diretrizes de conexão para VCCHIP_[L,R] (página 11)
- Diretrizes de conexão para VCCHSSI_[L,R] (página 11)
- Notas para VCC, VCCHIP_[L,R] e VCCHSSI_[L,R] (página 14)
Além disso, em todos esses casos, a sentença afirmando: "No entanto, se VCCHIP, VCCHSSI e VCC não compartilharem a mesma fonte, então o VCC deve ser totalmente aprimorado antes que VCCHIP e VCCHSSI estejam conectados".
As diretrizes de conexão para RZQ_[#] na página 9 afirmam incorretamente: "Ao usar o OCT, amarre esses pinos ao VCCIO dos bancos necessários através de um resistor de 240 ohm ou 100 ohm, dependendo da impedância de OCT desejada".
As diretrizes de conexão para RZQ_[#] devem especificar: "Ao usar o OCT, amarre esses pinos ao GND através de um resistor de 240 ohm ou 100 ohm, dependendo da impedância de OCT desejada".