Há considerações da SSN a fazer quando o barramento de endereço/dados (AD) em uma interface PCI de destino muda de saída para alta impedância (Hi-Z), em um dispositivo Cyclone® série.
Por exemplo, se um dispositivo Cyclone série Cyclone agir como o dispositivo PCI de destino impulsiona o barramento de AD de alto para baixo (ou de baixo para alto) e um pouco tempo depois disso (vários nanossegundos), o sinal de habilitação de saída (OE) vai do alto (output) para baixo (Hi-Z) a FPGA aparecerá para saída de um pulso curto antes desabilitando o driver de saída.
Neste caso, os sinais no barramento de AD podem tocar com grande amplitude porque o barramento de AD entrou em alta Estado de impedância imediatamente após uma injeção de pulso.
Se vários sinais de AD estiverem próximos ao relógio pino de entrada está tocando, isso pode cruzar conversa com o pino de entrada do clock e o o FPGA pode capturar a borda do clock errada.
Aqui estão duas possíveis soluções alternativas para evite isso.
1. Alterne o sinal OE mais cedo para que OE baixa antes que o barramento de AD alterne.
2. Evite que o barramento de AD toggling quando OE vai do alto ao baixo.