ID do artigo: 000082653 Tipo de conteúdo: Mensagens de erro Última revisão: 05/01/2013

Erro (175020): restrição ilegal de PLL fracionada para a região (x-coordenada, y-coordenada) para (x-coordenada, coordenada y): nenhum local válido na região

Ambiente

    Intel® Quartus® II Subscription Edition
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Este erro pode ocorrer em dispositivos Stratix® V, Arria® V e Cyclone® V quando o PLL Intel® FPGA IP é fonte de uma rede global ou regional em que essa rede é impulsionada por um pino de entrada de clock dedicado.  A conexão de um pino de clock dedicado a um loop bloqueado por fase (PLL) em uma rede global/regional é legal, no entanto, o software Quartus® II não permitirá essa conexão sem uma promoção explícita do clock para o recurso global ou regional por meio de um bloco de controle de clock.

Resolução

Insira uma Intel® FPGA IP ALTCLKCTRL no caminho do clock entre o pino de entrada de clock dedicado e o Intel FPGA IP PLL.  Note que o uso de uma atribuição global de sinal primitivo ou global para o sinal de clock não é suficiente, o Intel® FPGA IP ALTCLKCTRL deve ser instaurou no seu design.

Isso não é necessário quando o pino de entrada do clock tem acesso dedicado ao pll Intel FPGA IP.

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