ID do artigo: 000082655 Tipo de conteúdo: Documentação e informações do produto Última revisão: 01/04/2013

Como posso redefinir o bitslip na função ALTLVDS_RX mega em dispositivos Arria® V e Cyclone® V?

Ambiente

  • Intel® Quartus® II Subscription Edition
  • Avalon ALTPLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    A porta rx_cda_reset de entrada do defeito de ALTLVDS_RX não é suportada nos dispositivos Arria® V GX, GT, SX e ST e Cyclone® V, a partir da versão 12.1 do software Quartus® II.  O bitslip, também chamado de alinhamento de dados, é definido como a posição de latência zero (reset) afirmando pll_areset.

    Observe que o modelo de simulação de RTL não reinicia o bitslip quando pll_areset afirmado.  Este é um problema apenas com o modelo de simulação RTL.  O modelo de simulação RTL está programado para ser corrigido em uma versão futura do software Quartus II.

     

     

    Resolução

    A latência do bitslip será definida para a posição zero quando pll_areset afirmada na simulação do nível do portão e no hardware.

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