Por que eu recebo erros de ajuste ao compilar um projeto com várias instâncias do Hard IP Intel® Stratix® 10 E-tile para Ethernet Intel FPGA IP, onde as opções PTP e RSFEC foram habilitadas?

Você pode ver Intel® Quartus® erros de ajuste do Software Prime ao compilar um projeto com várias instâncias do Hard IP de Intel® Stratix® 10 E-tile para Ethernet Intel FPGA IP quando as opções PTP e RSFEC foram habilitadas.

Este problema se deve a regras incorretas Intel Quartus de ajuste de software Prime relacionadas às verificações de posicionamento do canal quando o RSFEC e o PTP estão sendo usados. As verificações restringiram incorretamente os locais de RSFEC_1 e RSFEC_4 ímpares RSFEC que correspondem aos locais de loop bloqueado por fase do PTP (PLL).

Para obter mais informações, consulte a Ferramenta de posicionamento do canal E-Tile.

Como solução alternativa, instale o seguinte patch para o software Intel® Quartus® Prime v18.1:

• quartus-18.1-0.05-windows.exe
• quartus-18.1-0.05-linux.run
• quartus-18.1-0.05-readme.txt

Este problema está programado para ser corrigido em uma versão futura do Intel Quartus Prime Software.