ID do artigo: 000082668 Tipo de conteúdo: Solução de problemas Última revisão: 12/09/2018

Ao usar o Intel® Stratix® de 10 FPGA E-tile Hard IP para ethernet Intel® FPGA IP, a desmontagem de quadros oversized pode fazer com que quadros inválidos seja apresentado à lógica do usuário.

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Ethernet
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Quando o HARD IP de E-tile para Ethernet Intel® FPGA IP RX MAC recebe o tamanho do quadro >= 65536, e enforce_max_frame_size estiver habilitado, a saída de quadros do MAC RX para a lógica do usuário será truncada para o tamanho do quadro especificado pela max_rx_frame_size configuração . Um segundo quadro inválido será de RX MAC para a lógica do usuário a partir do byte-65536 até o final do quadro super grande.

    Resolução

    Não há solução alternativa ou correção disponível para este problema de errata.

    Este problema está programado para ser corrigido em uma versão futura do Intel® Quartus® Prime Software.

    Produtos relacionados

    Este artigo aplica-se a 3 produtos

    FPGA Intel® Stratix® 10 TX
    FPGAs Intel® Stratix® 10 e FPGAs SoC
    FPGA Intel® Stratix® 10 MX

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