Por que o sinal SYNC_N continua afirmando ao usar o design de exemplo DE IP JESD204B em dispositivos Intel® Stratix® 10, Intel® Arria® 10 ou Intel® Cyclone® 10 GX?

Devido a um problema no software Intel® Quartus® Prime Standard/Prime Pro versão 18.0 e anterior, o sinal SYNC_N pode afirmar inesperadamente ao usar o design de exemplo DE IP JESD204B em dispositivos Intel Stratix® 10, Intel Arria® 10 ou Intel Cyclone® 10 GX.

Isso porque, no exemplo de design JESD204B, o sinal sysref é amostrado por software (NIOS/Console do sistema) no domínio mgmt_clk, que é assíncrono para o domínio do núcleo de IP link_clk. A operação do núcleo IP é sensível à borda ascendente ao pulso de sysref. O sinal sysref assíncrono pode fazer com que sua borda ascendente não seja detectada no link_clk domínio.

Para trabalhar em torno disso, sincronize o sinal sysref para o domínio link_clk no invólucro superior do design de exemplo DE IP JESD204B. (altera_jesd204_ed_RX/TX/RX_TX).

Este problema é preparado para ser corrigido em uma versão futura do software Intel Quartus Prime Standard/Pro.