ID do artigo: 000082674 Tipo de conteúdo: Solução de problemas Última revisão: 25/09/2018

Ao usar o Hard IP de bloco E para ethernet Intel® FPGA IP no modo 10G/25G, por que as taxas de clock o_clk_rec_div66 e o_clk_pll_div66 relatadas incorretamente durante a análise de tempo?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Ethernet de 25G Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Devido a um problema com o software Intel® Quartus® Prime Pro versão 18.0.1 e anterior, a frequência do clock de saída do hard IP de bloco E para Ethernet Intel® FPGA IP no modo 10G/25G, os sinais o_clk_rec_div66 e o_clk_pll_div66 são relatados incorretamente na análise de tempo. A frequência correta para o_clk_rec_div66 é de 156,25 MHz e o_clk_pll_div66 390,625 MHz.

    Resolução

    Não há solução alternativa para este problema.

    Este problema foi corrigido a partir do software Intel® Quartus® Prime Pro versão 18.1.

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    Este artigo aplica-se a 1 produtos

    FPGA Intel® Stratix® 10 TX

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