ID do artigo: 000082709 Tipo de conteúdo: Solução de problemas Última revisão: 11/09/2012

Por que a frequência de PFD relatada no resumo de uso do PLL está acima da especificação definida na ficha técnica do dispositivo?

Ambiente

    Intel® Quartus® II Subscription Edition
    Componente genérico
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

A frequência de entrada (Fref) para o detector de frequência de fase PLL (PFD) é FREF = FIN/N.

Dependendo dos parâmetros de loop bloqueado por fase (PLL) selecionados para ajuste, as configurações podem não ser otimizadas e fazer com que a FREF relatada para PFD PLL seja acima do valor máximo de frequência relatado na folha de dados do dispositivo.

Isso afeta PLLs no modo inteiro.

Isso ocorre no software Quartus® II versão 12.0 e anterior.

Resolução

Se o seu FREF calculado estiver acima da frequência máxima especificada na ficha técnica do dispositivo, você poderá usar o modo PLL fracionada até que isso seja corrigido em uma versão futura do software Quartus II.

Este problema será corrigida na versão futura do software Quartus II.

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