ID do artigo: 000082720 Tipo de conteúdo: Solução de problemas Última revisão: 27/12/2011

O pedido de porta é mantido da minha netlist HDL Verilog de origem para a minha netlist HDL verilog de saída?

Ambiente

    Intel® Quartus® II Subscription Edition
    Simulação
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a uma limitação no software Quartus® II, o pedido de porta na sua netlist Verilog HDL de origem pode não ser mantido quando a saída verilog HDL netlist estiver escrita. Devido a essa limitação, se o seu testbench conectar as portas implicitamente, você poderá ver uma incompatibilidade entre a RTL e a simulação no nível do portão.

Resolução

Para trabalhar em torno desta limitação, conecte as portas de alto nível explicitamente no seu testbench de HDL Verilog.

Essa limitação está programada para ser corrigida em uma versão futura do software Quartus II.

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