Como eu resolvo violações de sincronização na transferência de clock de taxa de trimestre para meia taxa no meu projeto de controlador DDR3 baseado na UniPHY?

Quando o controlador UniPHY DDR3 no modo de trimestral for operado em ou perto das frequências máximas especificadas na Ferramenta de estimativa de especificações de interface de memória externa (HTML), você poderá ver violações de sincronização nos caminhos de sincronização do núcleo, desde o domínio do clock de taxa de trimestre até o domínio do clock de meia taxa.  Esses caminhos são da forma: *qr_to_hr|dataout_r* para*hr_to_fr*

Restringir demais esses caminhos pode ajudar a encerrar o tempo.  Para restringir demais esses caminhos para o ajuste, mas não para a análise de tempo estático, inclua essa restrição no arquivo Synopsys Design Constrains (.sdc).

#Overconstraining QR to HR clock domain
set ver_info $::TimeQuestInfo(nameofexecutable)
if { != "quartus_sta"} {
set_max_delay -from [get_keepers *qr_to_hr\|dataout*] -to [get_keepers *hr_to_fr*] 1}

Esta restrição define o atraso máximo entre esses dois nós como um atraso muito curto, o que faz com que o fitter Quartus II priorize esses caminhos.