Para melhorar o timng do SDRAM Cyclone® V HPS para FPGA Core, você pode tentar sobreconstruir os caminhos em questão usando a atribuição abaixo:
se {$::quartus (nameofexecutable) == "quartus_fit"} {
set_max_delay -de [get_keepers *\|fpga_interfaces\|f2sdram~FF_*] -, para [registros get_keepers ]
}
Os registros < de <> e os nomes precisarão ser modificados para corresponder à sua estrutura de projeto.
Observe que esta atribuição apenas sobreconstrui os caminhos durante o processo de ajuste e que a análise de sincronização realizada no analisador de tempoquest será válida.
O valor para sobreconstruir depende da magnitude de suas violações de tempo.
Por exemplo:
Se o seu relacionamento de configuração padrão for de 6ns e você tiver uma pior folga negativa nesses caminhos de -1ns, então aplicar um valor set_max_delay de 4,5ns é razoável.
Ou se o seu relacionamento de configuração padrão for de 4ns e você tiver uma pior folga negativa nesses caminhos de -100ps, então aplicar um valor set_max_delay de 3,5ns é razoável.
Este problema está programado para ser corrigido em uma versão futura do software Quartus® II.