ID do artigo: 000082820 Tipo de conteúdo: Solução de problemas Última revisão: 16/04/2018

Por que Stratix exemplo de design HDMI de 10 Rx é mais longo?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema com o ip Stratix® 10 HDMI na versão 18.0 do Quartus® Prime Pro, o usuário pode observar que o HDMI Rx leva mais tempo para bloquear a resolução HDMI 2.Arria®0 em comparação com o exemplo de design DE IP HDMI de 10 HDMI.

    Isso se deve à mudança do comportamento no rx_std_bitslipboundary_sel do alinhamento de palavras de estado síncrono da máquina de estado em Stratix 10 FPGA que incorrem em atraso adicional, causando mais dificuldade em obter alinhamento rápido do HDMI IP Rx.

    Resolução

    Não há solução alternativa.

    Este problema é corrigido na quartus® Prime Pro versão 18.0 da atualização 1.

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    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC

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