ID do artigo: 000082822 Tipo de conteúdo: Solução de problemas Última revisão: 07/01/2019

Por que o Hard IP Tile E para Ethernet Stratix® 10 FPGA exemplo de projeto IP 10GE/25GE mantido em reset?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Ethernet de 25G Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no Hard IP do bloco E para Ethernet Stratix® 10 FPGA projeto de exemplo IP 10GE/25GE, o circuito ethernet é mantido em redefinição na inicialização e o link não será adicionado.

Resolução

Para contornar esse problema, desabilite manualmente a reinicialização abrindo o exemplo de fontes e sondas no sistema e defina os bits de fonte [3:1] para 3'b111.

Este problema está programado para ser corrigido em uma versão futura do Quartus® Prime Pro Edition.

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FPGA Intel® Stratix® 10 TX

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