Quando você compila o Intel® Stratix® 10 Hard IP para PCI* Express MX H-Tile ES1 FPGA Devkit Design Example com qualquer recurso habilitado na guia Opções de configuração, depuração e extensão através do editor de parâmetros IP Intel® Stratix® 10 PCIe*, você pode ver as seguintes mensagens de erro de ajuste:
Erro(175020): o Fitter não pode colocar o pino lógico que faz parte do pcie_example_design pcie_example_design na região (95, 2) a (95, 2), ao qual está limitado, porque não há locais válidos na região para lógica deste tipo.
Erro(16234): nenhum local legal pode ser encontrado em 1 local considerado.
Erro(175005): não foi possível encontrar um local com: IO_FUNCTION do GPIO (1 local afetado) .
Erro(14566): o Fitter não pode colocar 1 componentes periféricos devido a conflitos com restrições existentes (1 pino(s)).
Erro(15307): Não é possível aplicar atribuições do projeto ao projeto devido a atribuições ilegais ou conflitantes.
As mensagens de erro do Ajuste são devido às atribuições inválidas de localização do pino do clock de reconfiguração no Intel® Stratix® 10 Hard IP para PCI Express MX H-Tile ES1 FPGA Devkit Design Example.
Para resolver este problema, altere os locais dos pinos do clock de reconfiguração , conforme mostrado abaixo:
Ao mudar as atribuições de localização de pinos no Intel® Quartus® Prime Pin Planner, reatribua os pinos reconfig_clk_in_clk de PIN_AR26 /PIN_AP26(n) para PIN_AT13 / PIN_AU13(n).
Ao comutar as atribuições de localização de pinos no arquivo QSF, faça as seguintes alterações de atribuição:
A partir de atribuições de localização de pinos:
set_location_assignment PIN_AR26 -para reconfig_clk_in_clk
set_location_assignment PIN_AP26 -para "reconfig_clk_in_clk(n)"
Para fixar atribuições de localização:
set_location_assignment PIN_AT13 -para reconfig_clk_in_clk
set_location_assignment PIN_AU13 -para "reconfig_clk_in_clk(n)"
Este problema é corrigido no software Intel® Quartus® Prime Pro Edition versão 19.1.