Você pode ver os seguintes erros durante o estágio de compilação de análise e síntese para controladores baseados em DDR3 UniPHY com sistema de processador rígido (HPS) no Designer de plataforma:
Erro: a porta de entrada DATAIN no átomo "{hierarchy}.config_1", que é cyclonev_io_config primitiva, não está conectada legalmente e/ou configurada
Informações (129003): DATAIN da porta de entrada é impulsionado por um sinal constante, mas o compilador espera que esta porta de entrada esteja conectada a um sinal real
Erro: A porta de entrada ENA no átomo "{hierarchy}.config_1", que é cyclonev_io_config primitiva, não está conectada legalmente e/ou configurada
Informações (129003): A porta de entrada ENA é orientada por um sinal constante, mas o compilador espera que esta porta de entrada esteja conectada a um sinal real
Erro: a atualização da porta de entrada no átomo "{hierarchy}.config_1", que é cyclonev_io_config primitiva, não está conectada legalmente e/ou configurada
Informações (129003): A ATUALIZAÇÃO da porta de entrada é conduzida por um sinal constante, mas o compilador espera que esta porta de entrada esteja conectada a um sinal real
Este problema ocorre ao usar a geração diferida do Platform Designer, onde o controlador DDR3 é gerado em tempo real durante a compilação. O método correto para compilar corretamente o projeto é o seguinte:
- Crie o sistema Platform Designer.
- No sistema Platform Designer, gere o IP do controlador DDR3.
- Inclua o arquivo .qip resultante em seus arquivos de projeto e não no arquivo .qsys.