Devido a um problema no software Modelsim-Altera versão 6.6c fornecido com o software ACDS versão 10.1, você pode ver este erro e erros como os abaixo durante a simulação de sincronização do nível do portão. Este erro de software afeta apenas simulações de sincronização de HDL verilog.
Loading instances from _v.sdo
# ** Fatal: SDF files require Altera primitive library
# Time: 0 ps Iteration: 0 Instance: /_tb File: ://_tb.v
# FATAL ERROR while loading design
# Error loading design
# Error: Error loading design
# Pausing macro execution
# MACRO ./_run_msim_gate_verilog.do PAUSED at line 12
Para resolver este problema, simule sua netlist de nível de porta gerada na versão 10.1 do software Quartus® II com o software ModelSim-Altera versão 6.5e fornecida com o software ACDS versão 10.0 SP1.
Este problema é corrigido a partir do software ModelSim-Altera versão 6.6d fornecido com o software Quartus II versão 10.1 SP1.