ID do artigo: 000082925 Tipo de conteúdo: Solução de problemas Última revisão: 22/08/2012

Certos pinos Cyclone V indisponíveis para E/S bidirecional em interfaces de memória suave

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Este problema afeta os produtos DDR2 e DDR3.

Os pinos Cyclone V a seguir não podem ser usados para bidirecional E/S, incluindo sinais DQ/DQS, para interfaces de memória suave:

Para dispositivos 5CGXBC9 e 5CGXFC9:
  • Pacotes AE15 e AE16 para 672 FBGA
  • AG19 e AG18 para pacotes FBGA 896
  • PACOTES DE FBGA AL23 e AK23 para 1152 FBGA
Para dispositivos 5CGXBC7 e 5CGXFC:
  • Pacotes AA18 e Y18 para 672 FBGA
  • AG21 e AF20 para 896 pacotes
Resolução

Não há solução alternativa para este problema.

Este problema será corrigido em uma versão futura.

Produtos relacionados

Este artigo aplica-se a 1 produtos

FPGAs Cyclone® V e FPGAs SoC

1

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.