ID do artigo: 000082945 Tipo de conteúdo: Solução de problemas Última revisão: 12/11/2013

Quais são as definições dos sinais SPI roteados do bloco do Subsistema de processadores rígidos (HPS) para FPGA em Cyclone SoC V e dispositivos soC Arria V?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

A documentação atual não define todos os sinais SPI roteados do bloco HPS para o bloco FPGA no Cyclone® V SoC e Arria® Dispositivos SoC V.  

Resolução A descrição e o uso dos sinais de interface SPI são os seguintes.

 

          spim0_txd// 1 bit de dados de saída
          spim0_rxd//1 bit de dados de entrada
spim0_ss_in_n // No modo mestre, este sinal pode ser usado para indicar a disputa mestre no barramento.
Você pode amarrá-lo alto, if esta função não é usada
 spim0_ss_oe_n // 1 bit de dados habilitados - use-os para tri-estado do barramento txd
  spim0_ss_0_n // saída selecionada de escravo
  spim0_ss_1_n // saída selecionada de escravo
  spim0_ss_2_n // saída selecionada de escravo
  spim0_ss_3_n // saída selecionada de escravo

Essas informações serão atualizadas em uma versão futura do manual do dispositivo.

 

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