ID do artigo: 000082955 Tipo de conteúdo: Documentação e informações do produto Última revisão: 30/08/2018

Como posso realizar uma troca de faixa com êxito, como a realizada para a interface QSFP do kit de desenvolvimento Intel® Stratix® 10 GX FPGA, ao usar o Ethernet Intel Stratix 10 FPGA IP de baixa latência?

Ambiente

    Ethernet
    Ethernet de baixa latência de 40G e 100G
    Ethernet de baixa latência de 40G Intel® FPGA IP para Arria® 10 e Stratix® V
    Ethernet de baixa latência de 100G Intel® FPGA IP para Arria® 10 e Stratix® V
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Se você estiver trocando vias em seu PCB por roteamento de sinal aprimorado e usando o Ethernet 100G de baixa latência Intel® Stratix® 10 FPGA IP Core, não troque também as atribuições de pino do dispositivo Intel Stratix 10.

Em vez disso, deixe o pinout original do dispositivo Stratix 10 e utilize o recurso de reordenamento de via compatível com o PCS do Ethernet Intel Stratix 10 FPGA Ip Core de baixa latência.

O recurso de reordenação de vias compatível com o núcleo IP ethernet de baixa latência 100G Intel Stratix 10 FPGA permite que o usuário troque quaisquer conexões físicas conforme desejar, sem alterar o pino do dispositivo Stratix 10.

A reordenação de vias ocorre automaticamente na Ethernet de baixa latência 100G Intel Stratix 10 FPGA IP Core e não são necessárias configurações adicionais de registro.

Produtos relacionados

Este artigo aplica-se a 1 produtos

FPGAs Intel® Stratix® 10 e FPGAs SoC

1

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.