Ao habilitar a lógica de detecção de SKP no modo Gen3 para o Arria® 10 Hard IP para PCI® Express no Quartus® Prime 15.1.2, este erro fatal pode ser visto.
O arquivo de restrição de sincronização, altera_pcie_a10_skp.sdc, é gerado automaticamente para a lógica de detecção de SKP. Se este arquivo .sdc for lido antes que os clocks PLL sejam derivados, você encontrará este Erro Interno Quartus.
Para trabalhar em torno do erro interno quartus, leia o altera_pcie_a10_skp.sdc arquivo após os clocks PLL correspondentes são derivados. Você deve executar derive_pll_clocks primeiro antes de executar este .sdc Arquivo. Certifique-se de que o .sdc arquivo que inclui derive_pll_clocks está listado antes deste arquivo.
Este problema está programado para ser corrigido em uma versão futura do software Quartus Prime.