ID do artigo: 000082998 Tipo de conteúdo: Solução de problemas Última revisão: 08/02/2013

Erro de etiqueta da porta de clock PLL TX na megafunção do núcleo nativo do transceptor V Arria PHY IP

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Se você criar uma megafunção Arria transceptor nativo do transceptor PHY IP no Gerenciador de plug-in MegaWizard e você habilita o Uso externo Opção TX PLL para expor a porta ext_pll_clk a uma porta externa loop bloqueado por fase (PLL) do transmissor (TX), tanto quanto ext_pll_clk portas tx_pll_refclk aparecem no diagrama do bloco, mas apenas a porta ext_pll_clk é usada no núcleo ip.

Resolução

Não há solução alternativa.

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Este artigo aplica-se a 1 produtos

FPGAs Arria® V e FPGAs SoC

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Isenção de responsabilidade

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