A simulação de VHDL falha quando a latência DDR CAS 2.0 ou 2.5 é selecionada

Bloco de sequenciador gerado por VHDL para latência CAS 2.0 e 2.5 projetos usando O controlador de alto desempenho DDR SDRAM resulta em simulação Falha. O problema é devido a atrasos de ciclo delta em uma rede de clock.

Este problema afeta o CAS do controlador de alto desempenho DDR SDRAM designs de latência 2.0 e 2.5.

Este problema afeta apenas a simulação em VHDL e não afeta a funcionalidade do design.

Para resolver este problema, siga estas etapas:

1. Abra o arquivo _phy.vho no diretório do projeto.
2. Pesquise a altsyncram instaição para o bloco postamble (isso pode ser feito pesquisando " altsyncram" — note o espaço branco). Este deve ser o altsyncram componente com uma etiqueta que inclui a palavra "postamble".
3. Pesquise o sinal conectado à porta clock1 para encontrar o ponto no projeto em que este sinal é atribuído (em um caso de teste, isso está na linha 4043).

• Mude a atribuição conforme mostrado. O sinal dentro não(..) deve ser o mesmo que o sinal na porta clock0 de uma segunda instância do componente altsyncram que está associado o datapath de leitura (com "read_dp" na etiqueta).

Esta etapa remove um atraso delta para simulação, mas deixa o código inalterado. O lado direito da atribuição acima é tomado como o lado direito da atribuição para o sinal que é anteriormente atribuído ao "wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1" sinal.

• Se o componente _phy é recompilado em seu simulador, o design deve agora passar.

Este problema será corrigido em uma versão futura do DDR SDRAM Controlador com ALTMEMPHY IP.