Falha na simulação pós-ajuste de VHDL em Stratix dispositivos V

Este problema afeta os produtos DDR2, DDR3, QDR II e RLDRAM II.

Mensagens de erro semelhantes às seguintes podem ocorrer ao executar simulação pós-ajuste de projetos VHDL:

# ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(32614): (vcom-1136) Unknown identifier "test_mode". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(32615): (vcom-1136) Unknown identifier "use_duty_cycle_correction". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(71612): (vcom-1035) Formal port "clkin" has OPEN or no actual associated with it. # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(183112): (vcom-1136) Unknown identifier "test_mode". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(183113): (vcom-1136) Unknown identifier "use_duty_cycle_correction". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(225095): (vcom-1136) Unknown identifier "test_mode". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(225096): (vcom-1136) Unknown identifier "use_duty_cycle_correction". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(237040): VHDL Compiler exiting.

A solução alternativa para este problema é modificar a netlist pós-ajuste, da seguinte forma:

1. Abra o arquivo netlist pós-ajuste .vho in um editor de texto.
2. Localize e remova a seguinte declaração de parâmetro para stratixv_leveling_delay_chain:

• Aterre a clkin porta de stratixv_pll_dll_output:

• Aterre a tdoutap porta de stratixv_jtag:

Este problema será corrigido em uma versão futura.