ID do artigo: 000083085 Tipo de conteúdo: Solução de problemas Última revisão: 26/03/2018

Por que o IP soft Ethernet Stratix® 10 100 G gerado com projeto de exemplo RS-FEC não conclui a simulação?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Ethernet de baixa latência de 100G Intel® FPGA IP para Arria® 10 e Stratix® V
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no banco de testes de simulação do projeto de exemplo gerado pelo Software Quartus® Prime Pro versão 17.1.1, a simulação não é concluída. Você verá a simulação estar no pacote 10, conforme mostrado abaixo.

***************************************************

Recieve Ready ******************

***************************************************

Transmissão de dados de teste

** Enviando pacote 1...

** Enviando pacote 2...

** Enviando pacote 3...

** Enviando pacote 4...

** Enviando pacote 5...

** Enviando pacote 6...

** Enviando pacote 7...

** Enviando pacote 8...

** Enviando pacote 9...

** Enviando pacote 10...

Resolução

Para contornar esse problema, substitua o projeto de exemplo do banco de testes original gerado <sua >/example_testbench/basic_avl_tb_top.v por este novo testbench.

Este problema está programado para ser corrigido em uma versão futura do Software Quartus® Prime Pro.

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FPGAs Intel® Stratix® 10 e FPGAs SoC

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