ID do artigo: 000083085 Tipo de conteúdo: Solução de problemas Última revisão: 26/03/2018

Por que o ip Intel® Stratix® Ethernet 10 100G gerado com design de exemplo RS-FEC falha ao concluir a simulação?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Ethernet de baixa latência de 100G Intel® FPGA IP para Arria® 10 e Stratix® V
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema no teste de simulação do projeto de exemplo gerado pelo software Intel® Quartus® Prime Pro versão 17.1.1, a simulação não foi concluída.  Você verá a simulação travada no pacote 10, conforme mostrado abaixo.

     

    ***************************************************

    Recieve Ready ********

    ***************************************************

    Transmissão de dados de teste

    ** Envio de pacote 1...

    ** Envio de pacote 2...

    ** Envio de pacote 3...

    ** Envio de pacote 4...

    ** Envio do pacote 5...

    ** Envio de pacote 6...

    ** Envio de pacote 7...

    ** Envio de pacote 8...

    ** Envio do pacote 9...

    ** Envio de pacote 10...

    Resolução

    Para resolver este problema, substitua o testbench original gerado < seu projeto de exemplo >/example_testbench/basic_avl_tb_top.v com este novo testbench.

    Este problema está programado para ser corrigido em uma versão futura do software Intel® Quartus® Prime Pro.

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    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC

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