ID do artigo: 000083089 Tipo de conteúdo: Solução de problemas Última revisão: 29/05/2018

Por que o tempo de falha do design dinâmico de exemplo gerado pelo IP Ethernet 25G em dispositivos Intel® Stratix®10 FPGA ES1 e ES2?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Ethernet de 25G Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 18.0, o design de exemplo dinâmico gerado pelo IP Ethernet de 25G pode falhar no encerramento do tempo.

    As variantes afetadas estão abaixo:

    • 25G com design de exemplo IEEE 1588
    • Design de exemplo 10G/25G com IEEE 1588
    • 25G com design de exemplo IEEE 1588 e RSFEC
    • 10G/25G com design de exemplo IEEE 1588 e RSFEC

     

     

    Resolução

    Lance o Design Space Explorer II e realize varredura de sementes para obter a melhor qualidade de colocação do fitter, pois o modelo de temporização Intel® Stratix® 10 FPGA ainda está no estágio preliminar pendente de caracterização de engenharia.

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    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC

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