ID do artigo: 000083090 Tipo de conteúdo: Solução de problemas Última revisão: 10/05/2018

Por que eu vejo violações de tempo de espera no núcleo ethernet 40G de baixa latência Intel® FPGA IP quando KR4 está habilitado?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Ethernet de baixa latência de 40G Intel® FPGA IP para Arria® 10 e Stratix® V
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Devido a um problema com o núcleo Intel® FPGA IP Ethernet Intel® FPGA IP de baixa latência no Intel® Stratix® 10 FPGA, você pode ver pequenas violações de tempo de espera quando o recurso KR4 estiver habilitado.

Resolução

Um possível trabalho temporário para este problema de sincronização é executar varreduras de sementes para que melhores resultados de tempo sejam encontrados.

Este problema está programado para ser corrigido em uma versão futura do Intel® Quartus® Prime Software.

Produtos relacionados

Este artigo aplica-se a 1 produtos

FPGAs Intel® Stratix® 10 e FPGAs SoC

1

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.