Ao usar o Hard IP de E-tile para ethernet Intel® FPGA IP no modo 10G/25G, por que pacotes malformados são detectados após a afirmação do sinal o_sl_tx_lanes_stable?

Devido a um problema com o software Intel® Quartus® Prime versão 18.0 e anteriores, pacotes malformados com erros de CRC podem ser detectados nos contadores de estatística MAC ao transmitir pacotes usando o Hard IP de E-tile para Ethernet Intel® FPGA IP no modo 10G/25G após a afirmação do sinal o_sl_tx_lanes_stable.

Para resolver esse problema no software Intel® Quartus® Prime versão 18.0 e anterior, aguarde por ciclos de clock de 46610 em simulação ou ciclos de clock de 163840 no hardware após a afirmação do sinal o_sl_tx_lanes_stable após a reinicialização ou ativação do link antes de transmitir pacotes de dados jumbo para o Hard IP de bloco E para Ethernet Intel® FPGA IP no modo 10G/25G.

Este problema foi corrigido a partir Intel® Quartus® software Prime Pro versão 18.0.1.