ID do artigo: 000083172 Tipo de conteúdo: Solução de problemas Última revisão: 22/10/2013

Por que a CSR registra erros de dados ECC quando os dados de leitura não estão corrompidos?

Ambiente

    Controlador SDRAM DDR3 com UniPHY Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Os registros de configuração e status (CSR) podem relatar erros de bits, mesmo que o monitor do gerador de tráfego não detecte corrupção de dados ao habilitar o código de correção de erros (ECC) e o CSR nas configurações de GUI megaWizard™ do controlador de memória dura DDR3 (HMC). Esta discrepância é vista porque o controlador de memória lê dados de locais não inicializados.

Resolução

A solução alternativa para este problema é carregar a memória com conteúdo conhecido ao habilitar o recurso ECC.

 

 

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