ID do artigo: 000083172 Tipo de conteúdo: Solução de problemas Última revisão: 22/10/2013

Por que a CSR registra erros de dados ECC quando os dados de leitura não estão corrompidos?

Ambiente

  • Controlador SDRAM DDR3 com UniPHY Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Os registros de configuração e status (CSR) podem relatar erros de bits, mesmo que o monitor do gerador de tráfego não detecte corrupção de dados ao habilitar o código de correção de erros (ECC) e o CSR nas configurações de GUI megaWizard™ do controlador de memória dura DDR3 (HMC). Esta discrepância é vista porque o controlador de memória lê dados de locais não inicializados.

    Resolução

    A solução alternativa para este problema é carregar a memória com conteúdo conhecido ao habilitar o recurso ECC.

     

     

    Produtos relacionados

    Este artigo aplica-se a 14 produtos

    FPGA Cyclone® V E
    FPGA SoC Cyclone® V SE
    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Cyclone® V GX
    FPGA Arria® V GZ
    FPGA Arria® V SX SoC
    FPGA SoC Cyclone® V ST
    FPGA Arria® V ST SoC
    FPGA Arria® V GX
    FPGAs Arria® V e FPGAs SoC
    FPGA Arria® V GT
    FPGA Arria® II GZ
    FPGAs Cyclone® V e FPGAs SoC

    Isenção de responsabilidade

    1

    Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

    O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.