Problema crítico
Descrição
Ao executar o testbench de demonstração com simulações VHDL, você recebe o seguinte erro:
Signal "wire_gnd" is type ieee.std_logic_1164.std_logic;
expecting type ieee.std_logic_1164.std_logic_vector.
Este problema afeta Stratix variantes do receptor V.
Não há impacto no projeto.
Resolução
Use simulações de HDL Verilog.
Este problema será corrigido em uma versão futura do POS-PHY Função De Nível 4 MegaCore.