Altera identificou os seguintes problemas no Quartus® II 9.0SP1 para Stratix® Transceptor iv Configurações básicas do modo (PMA Direct).
1. A frequência tx_clkout de hardware é duas vezes o valor esperado quando a largura do canal é de 16 ou 20 bits (aplicável apenas à configuração PMA Direct xN)
2. Configurações de bits incorretas nas configurações da interface do transceptor-FPGA de malha no lado do transmissor e do receptor quando a largura do canal é de 16 bits, levando a erros de bits.
3. Os modelos de sincronização de software são preliminares, o que pode resultar em violações de temporização para designs usando configurações de modo básico (PMA Direct).
Para resolver os problemas 1 e 2, instale o patch a partir dos seguintes links para a versão do Software Quartus II 9.0SP1 e recompile o design.
http://www.altera.com/patches/quartus/90sp1/pc_quartus_ii_90sp1_sivgx_patch_1_25.zip
http://www.altera.com/patches/quartus/90sp1/linux_quartus_ii_90sp1_sivgx_patch_1_25.tar
Linux readme.txt -http://www.altera.com/patches/quartus/90sp1/linux_quartus_ii_90sp1_sivgx_patch_1_25.txt
Para resolver o problema 3, siga as diretrizes de projeto e as restrições de sincronização fornecidas abaixo
Diretrizes de projeto
a) Para atender aos requisitos de configuração e tempo de espera na interface de malha FPGA receptor,
Capture recebe dados paralelos (rx_dataout) usando a borda positiva do clock recuperado (rx_clkout) e adiciona a seguinte restrição de vários ciclos no arquivo SDC.
set_multicycle_path -setup -a partir de [get_registers rx_data_reg*] 0
set_multicycle_path -hold-from [get_registers rx_data_reg*] 0
rx_data_reg são os registros usados para capturar os dados RX da porta rx_dataout do PMA RX no núcleo FPGA.
Se o seu design compilado usando este procedimento mostrar violações de sincronização (depende da taxa de dados do transceptor e da utilização lógica), use a borda negativa do rx_clkout para clock dos dados paralelos de recebimento e remova as restrições de vários ciclos mencionadas acima do arquivo SDC.
b) Para atender aos requisitos de configuração e tempo de espera na FPGA do transmissor de malha,
consulte a nota do aplicativo AN580 -Alcançando o encerramento do tempo nos modos básicos (PMA Direct)
Restrições de sincronização: Adicione essas restrições no arquivo SDC apenas se 9.0SP1 for usado. Remova essas restrições se você atualizar para Quartus II versão 9.0SP2.
definir pma_direct_variation
foreach_in_collection rxpma_clockout_pin [get_pins -compatibility_mode
*|_alt4gxb_*|receive_pma*|clockout]
{
definir rxpma_clockout [get_pin_info -name]
regsub "(.*|_alt4gxb_.*|receive_pma\d |) (clockout)" "\1deserclock[0]" rxpma_clocksrc
create_generated_clock -source -master_clock -name
set_clock_uncertainty -hold -de -a 1.0
}
Substitua com o nome do módulo PMA Direct ALTGX