ID do artigo: 000083203 Tipo de conteúdo: Mensagens de erro Última revisão: 21/03/2018

ERRO: * Transação de resposta *, ciclo 0 - agendar conflito em Avalon® simulação de MM Slave BFM

Ambiente

    Intel® Quartus® Prime Pro Edition
    Simulação, depuração e verificação
    BFM secundário Avalon-MM Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Quando a resposta de latência não tiver sido configurada corretamente, o erro acima será visto na simulação do BFM slave Avalon® MM.

O erro é desencadeado quando o Avalon® MM Master emite várias transações de leitura de burst para o Avalon® MM Slave BFM, e o BFM secundário está tentando impulsionar uma resposta de leitura antes que a resposta de leitura do burst anterior seja concluída.

Abaixo está uma sequência de exemplo que desencadeará o conflito de cronograma.

1. Solicite uma leitura de burst (tamanho de 2) com uma latência de 4.
2. No ciclo seguinte, solicite uma leitura de burst (tamanho de 2) com uma latência de 3.

O BFM secundário conta a latência em relação ao tempo que recebe o comando, e está tentando direcionar a terceira resposta de leitura antes de direcionar a segunda resposta de leitura.

Essa sobreposição de respostas aciona o conflito de agendas.

Resolução

Para contornar esse erro, use a chamada set_response_latency da API para ajustar o tempo da resposta de leitura entre transações intermitentes. Siga a fórmula abaixo para definir uma latência de resposta fixa para todas as transações de leitura de burst:

Tamanho máximo de leitura do burst = Smax,
ciclos mínimos entre solicitações de leitura de burst = Cmin.

Latência da resposta = Smax - Cmin 1.

O exemplo acima mostra o tamanho máximo de leitura da explosão = 2, e os ciclos mínimos entre solicitações de leitura de burst = 1. A latência de resposta para cada solicitação de leitura de burst deve ser 2.

Consulte a descrição set_response_latency no Guia do usuário do Avalon® Verification IP Suite para obter mais informações.

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