ID do artigo: 000083206 Tipo de conteúdo: Documentação e informações do produto Última revisão: 19/12/2018

Como posso alterar o tamanho do registro de endereço base (BAR) ao usar o hard IP Avalon -MM Intel® Arria® V para PCI Express* Intel® FPGA IP ou o Avalon -MM Cyclone® V Hard IP para PCI Express* Intel® FPGA IP?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Hard IP para PCI Express* Cyclone® V Intel® FPGA IP
    Hard IP para PCI Express* Arria® V Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Ao usar o hard IP Avalon -MM Intel® Arria® V para PCI Express* Intel® FPGA IP ou o Hard IP Cyclone® Avalon -MM V para PCI Express* Intel® FPGA IP, o tamanho da BARRA na GUI pode aparecer fixo e definido em "N/A".

O tamanho BAR ao usar a configuração Avalon MM do IP é definido automaticamente pelo Platform Designer e não é definido manualmente pelo usuário.

 

 

 

Resolução

Para definir corretamente o tamanho DE BARRA necessário:

Primeiro, adicione o IP ao Designer de plataformas e habilite todos os Registros de BARRA necessários.

Em segundo lugar, no Platform Designer, conecte as portas DO REGISTRO BAR aos outros componentes necessários dentro do projeto.

 

Se o IP PCIe* for reaberto, você verá que o tamanho BAR foi definido automaticamente com base nos componentes conectados.

O tamanho BAR não pode ser definido manualmente pelo usuário.

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Este artigo aplica-se a 2 produtos

FPGAs Arria® V e FPGAs SoC
FPGAs Cyclone® V e FPGAs SoC

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Isenção de responsabilidade

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