ID do artigo: 000083264 Tipo de conteúdo: Solução de problemas Última revisão: 10/12/2013

Por que a opção "fase CK/CK# adicional" está acinzentável no editor de parâmetros para dispositivos Stratix® V e Arria® V GZ?

Ambiente

    Intel® Quartus® II Subscription Edition
    Controlador SDRAM DDR3 com UniPHY Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

A opção "Fase CK/CK# adicional" está acinzentável no editor de parâmetros porque as mudanças de fase personalizadas para o clock de memória não são suportadas para esse dispositivo e protocolo.

Resolução

Os dispositivos Stratix® V e Arria® V GZ suportam apenas esta opção para controladores de memória DDR2 baseados em UniPHY com uma frequência de 150 MHz ou superior.

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Este artigo aplica-se a 5 produtos

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