Problema crítico
Variações RapidIO que implementam uma entrada/saída Avalon-MM módulo de camada lógica mestre ou escravo e destino de um Stratix IV GX ou Arria simulação de falha do dispositivo II GX com uma mensagem de erro indicando que um sinal não tinha valor esperado. O problema é devido a um parâmetro RTL nãonitializado no modelo de simulação funcional de IP..
Essas variações rapidIO não podem simular com êxito o testbench demonstração.
Para evitar este problema, regenere sua simulação funcional de IP
modelo com a opção quartus_map
de linha de comando SIMGEN_RAND_POWERUP_FFS=OFF
.
O script a seguir fornece este comando para o DUT e a irmã RIO no testbench, para o caso de um RapidIO MegaCore variação de função que instauram todos os módulos. Para usá-lo para regenerar seu modelo de simulação funcional de IP, atualize os nomes de arquivos para o seu variação, modificar os comandos com o dispositivo correto e HDL, e remova as linhas que os módulos de referência que sua variação faz não inclui.
Execute o script ou insira os comandos correspondentes, no diretório que contém todos os arquivos de origem.
#!/bin/sh
#Modify the following lines with the correct device and
HDL information.
#Parameter CBX_HDL_LANGUAGE=Verilog or VHDL
#Parameter --family is one of {stratixiv, arriaiigx,
cycloneiv, arriagx, stratixiigx}.
#Regenerate the IP functional simulation model for the
DUT:
quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWER_UP_FFS=OFF"
--family=stratixiv --source="./rio_rio.v" --source="./rio_riophy_gxb.v"
--source="./rio_phy_mnt.v" --source="./rio_riophy_xcvr.v" --source="./rio_riophy_dcore.v"
--source="./rio_riophy_reset.v" --source="./rio_concentrator.v"
--source="./rio_drbell.v" --source="./rio_io_master.v" --source="./rio_io_slave.v"
--source="./rio_maintenance.v" --source="./rio_reg_mnt.v" --source="./rio_transport.v"
rio.v
#Regenerate the IP Functional Simulation Model for SISTER
cp rio_rio_sister.v rio_sister_rio.v
cp rio_riophy_gxb_sister.v rio_sister_riophy_gxb.v
quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWERUP_FFS=OFF"
--family=stratixiv --source="./rio_sister_rio.v" --source="./rio_sister_riophy_gxb.v"
--source="./rio_phy_mnt_sister.v" --source="./rio_riophy_xcvr_sister.v" --source="./rio_riophy_dcore_sister.v"
--source="./rio_riophy_reset_sister.v" --source="./rio_concentrator_sister.v"
--source="./rio_drbell_sister.v" --source="./rio_io_master_sister.v"
--source="./rio_io_slave_sister.v" --source="./rio_maintenance_sister.v"
--source="./rio_reg_mnt_sister.v" --source="./rio_transport_sister.v" rio_sister_rio.v
Este problema será corrigido em uma versão futura do RapidIO Função MegaCore.