ID do artigo: 000083301 Tipo de conteúdo: Mensagens de erro Última revisão: 11/09/2012

Erro (10231): erro de HDL verilog em <variation_name>_memphy_top.v(305): o valor não pode ser atribuído à entrada "pll_mem_clk"</variation_name>

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Nas versões de software Quartus® II 9.1, 9.1 SP1 e SP2, há um problema no arquivo _memphy_top.v  que ocorre ao gerar uma interface UniPHY QDRII de taxa total com a opção "Mestre para compartilhamento PLL/DLL" não selecionada.

 

A solução alternativa é fazer essas alterações.  e, em seguida, recompile.

 

1. No arquivo _memphy_top.v comment fora desta linha.

 

            atribuir pll_mem_clk = pll_afi_clk;

 

2. No arquivo _example_top.v onde a instação é

 

mem_if (

......

  .pll_mem_clk(pll_mem_clk),

 ....

)

 

mude esta linha para

 

   .pll_mem_clk(pll_afi_clk)

 

Recompile o projeto.

 

Se você re-gerar o IP, lembre-se de repetir essas alterações. Espera-se que este problema seja corrigido em uma versão posterior do software Quartus II.

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