ID do artigo: 000083332 Tipo de conteúdo: Mensagens de erro Última revisão: 20/08/2013

Erro: nó divisor de clock - Você pode encontrar o erro em dispositivos de transceptor Cyclone® V e Arria® V se você não conectar a porta outclk_0 do seu transceptor PLL à porta de entrada ext_pll_clk do transceptor PHY nativo no modo PLL ex...

Ambiente

  • Intel® Quartus® II Subscription Edition
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Erro: nó divisor de clock 'inst|altera_xcvr_native_av:txcvr_top_inst|av_xcvr_native:gen_native_inst.av_xcvr_native_insts[0].gen_bonded_group_native.av_xcvr_native_inst|av_pma:inst_av_pma|av_tx_pma:av_tx_pma|av_tx_pma_ch:tx_pma_insts[0].av_tx_pma_ch_inst|tx_pma_ch.tx_cgb' não está conectado corretamente na porta 'CLKCDRLOC'.

    Você pode encontrar o erro acima em Cyclone® dispositivos de transceptor V e Arria® V se você não tiver conectado a porta outclk_0 do seu transceptor PLL à porta de entrada ext_pll_clk do PHY nativo do transceptor quando estiver no modo PLL externo.

    Produtos relacionados

    Este artigo aplica-se a 8 produtos

    FPGA Cyclone® V GT
    FPGA Arria® V ST SoC
    FPGA Arria® V GX
    FPGA Cyclone® V GX
    FPGA Arria® V SX SoC
    FPGA SoC Cyclone® V SX
    FPGA SoC Cyclone® V ST
    FPGA Arria® V GT

    Isenção de responsabilidade

    1

    Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

    O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.