ID do artigo: 000083333 Tipo de conteúdo: Mensagens de erro Última revisão: 11/09/2012

Aviso crítico: <slave_ddrx_instance_name>_pin_map.tcl: falha ao encontrar o clock PLL para pinos mem_if|controller_phy_inst|memphy_top_inst|umemphy|uread_datapath|read_valid_predict[0].qvld_rd_address[0]</slave_ddrx_instance_name>

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Você receberá o aviso mencionado acima em Quartus® II versão do software 10.0SP1 e anterior, se você tiver instauido _example_top.v para controladores Master e Slave UniPHY em seu projeto.

pll_dqs_ena_clk sinal está faltando tanto no master quanto no _example_top.v e isso causará o aviso crítico no relatório de ajuste.

Para evitar o aviso crítico mencionado acima, você deve adicionar pll_dqs_ena_clk porta ao instaurou nos arquivos _example_top.v para módulo mestre e escravo.

Por exemplo, no design de nível superior, adicione a porta pll_dqs_ena_clk mostrada abaixo:

ddr2 mem_if (

.pll_ref_clk(pll_ref_clk),

quando o PHY for o mestre PLL/DLL, essas serão saídas que podem ser compartilhadas com outros componentes do chip

quando o PHY é o escravo PLL/DLL, essas serão entradas das instalações PLL/DLL abaixo

.pll_afi_clk (pll_afi_clk),

.pll_addr_cmd_clk (pll_addr_cmd_clk),

.pll_dqs_ena_clk (pll_dqs_ena_clk), //adicionado

.pll_mem_clk (pll_mem_clk),

.pll_write_clk (pll_write_clk),

.pll_avl_clk (pll_avl_clk),

.pll_config_clk (pll_config_clk),

.pll_locked (pll_locked),

.dll_delayctrl (dll_delayctrl),

.

.

);

Este problema foi corrigido no software Quartus II versão 10.1.

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