ID do artigo: 000083440 Tipo de conteúdo: Solução de problemas Última revisão: 25/06/2018

Por que os transceptors não são redefinidos corretamente ao usar o Intel® FPGA IP Interlaken (2ª Geração) em Intel® Stratix® 10 FPGA?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Interlaken (2ª Geração) Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Devido a um problema no software Intel® Quartus® Prime versão 18.0 e anterior, afirmar que o sinal reset_n no Intel FPGA IP Interlaken (2ª Geração) não redefinirá os transceptors contidos no núcleo.

    Resolução

    Para resolver este problema, conecte manualmente o sinal reset_n no módulo cleartext wrapper ilk_uflex_ext contido no núcleo IP, conforme mostrado abaixo:

    Código original:

    uflex_ilk_hard_pcs_xcvr #(

    . NUM_LANES (NUM_LANES),

    ...

    )C2_XCVR(

    redefinir o controlador

    .mm_clk (mm_clk), //75-125 MHz

        .reset_n,

    ...

    Código de solução alternativa:

    ...

    ) C2_xcvr (

    redefinir o controlador

    .mm_clk (mm_clk), //75-125 MHz

        .reset_n (reset_n),

    ...

    Este problema está programado para ser corrigido em uma versão futura do software Intel® Quartus® Prime.

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC

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    1

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