ID do artigo: 000083573 Tipo de conteúdo: Mensagens de erro Última revisão: 14/11/2013

Aviso (307026): O pino DDR3-SDRAM mem_dqs_to_and_from_the_uniphy_ddr3_0[0] deve ser alimentado por um wysiwyg OUTPUT_PHASE_ALIGNMENT com uma mudança de fase de grau 90, 72, 108,

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Você pode ver este aviso crítico ao executar uma compilação completa do controlador baseado em DDR3 UniPHY com o dispositivo Stratix® III.

Resolução A configuração de fase para o bloco de alinhamento da fase de saída é sempre calibrada dinamicamente. Portanto, este aviso pode ser ignorado com segurança.

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FPGAs Stratix® III

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